2010/11/15 • 55条评论

讨论QFN封装在SMT组装焊接的品质允收标准

QFN (Quad Flat No leads，四方平面无引脚封装)在现今电子业界的IC封装当中似乎有越来越普遍的趋势，QFN的优点是体积小，足以媲美CSP(Chip Scale Package)封装，而且成本也相对便宜，IC的生产制程良率也蛮高的，还能为高速和电源管理电路提供较佳的共面性以及散热能力等优点。此外，QFN封装不必从四侧引出接脚，因此电气效能更胜引线封装必须从侧面引出多接脚的SO等传统封装 IC。

尽管从零件设计端来看QFN封装有这么多的电气及使用上的优点，但它却也给电路板组装厂带来不少的焊接品质冲击，因为 QFN 的无引脚设计，一般很难从其外观的焊锡点来判断其焊锡性是否良好，虽然 QFN 的封装侧面仍留有焊点，但大多数的IC封装业者只是把【Lead-frame(导线架)】直接切断露出其切断面，并没有再加以电镀处理，这样的QFN在侧面的吃锡就会显得不太容易，因为切断面直接露铜。

也就是说，新鲜的QFN或许在侧边露铜处可以吃锡，可是保存一段时间后的QFN侧边切断面露铜处就容易氧化，氧化后的侧面要再上锡就有点困难了。

▼ QFN 的侧面焊点为导线架(lead frame)的直接切断面，大多数的QFN并不会再做电镀处理而直接露铜。

QFN 吃锡标准

其实在 IPC-A-610D, Section 8.2.13 Plastic Quad Flat Pack No Leads (PQFN) 的规范中，并未明确定义 QFN 的侧边吃锡一定要有平滑的圆弧形曲线出现。

There are some package configurations that have no toe exposed or do not have a continuous solderable surface on the exposed toe on the exterior of the package and a toe fillet will not form.

也就是说QFN的焊接其实可以不用管侧边的焊接状况，而只要确保QFN焊点底部及正底部的散热片位置真正有吃到锡就可以了。QFN底部焊点的吃锡其实可以将之想像成BGA，所以建议应该可以参考【IPC-A-610D, Section 8.2.12 Plastic BGA】的标准，至于中间接地焊垫的吃锡可能得视各家的设计而定。

2019/10/10 update:
大概是大家对QFN的焊锡标准有太多的争议了，所以IPC-A-610E及610F的版本反而把这个PQFN章节从规范中给移除了，但是改成 BTC (Bottom Termination Components，底部端子)，新规格中有提到QFN-EP适用BTC，而且规定中并没有要求侧边焊点的爬锡高度(H)，因为一般的BTC零件是没有侧边焊点设计的。

而这个新规定似乎还是无法说服大部分客户对QFN焊锡品质的疑虑！

所以有些人就想拿【Castellated terminations(城堡型端子)】这个章节的最小填锡(爬锡)高度25％(Class II)来套用到QFN的侧边焊点，但是如果细读IPC会发现IPC的城堡型端子规定就是给那些侧边焊点有表面处理(电镀)的零件使用的，而不像是给QFN这类侧边焊点没有表面处理的零件使用。

所以，至今为止一般QFN的侧边焊点仍然存在些许的争议。因为如果无法使用AOI或Visual来检查其焊点好坏，就无法100%确认焊锡品质的好坏，尤其是有安全考虑的产业，所以汽车业正在推动「侧边可焊的QFN」封装－参考本文最下方的说明：侧面可焊式阶梯焊点的QFN封装（wettable flank-plated QFN），这样就可以使用AOI来检查QFN的焊接品质了。

▼ QFN侧边焊点吃锡虽然不好，但因为其底面吃锡良好，所以电气特性仍然良好。
QFN_soldering02 QFN_soldering01 QFN_side_cut_off04 QFN_side_cut_off03

▼ QFN侧边焊脚吃锡良好。

QFN 焊锡性检查及测试

就如同BGA的焊锡检查标准，目前QFN封装的焊锡检查除了使用电性测试(In-Circuit-Test、Function Verification Test) 来侦测其功能外，一般也会佐以光学仪器或X-ray来检查其焊锡的开、短路等不良现象。老实说 X-Ray 的等级不够好的话，还真的不是很容易检查出来QFN的焊锡问题。如果无论如何还是需要找出焊锡性的问题，最后大概只能使用切片(Micro-section)或用渗透染红试验 (Red Dye Penetration Test)查看BGA焊锡等破坏性实验来检查。补充说明：现在或许可以利用【3D CT X-Ray】来做非破坏性检查。

▼这张图片来自网路，使用X-Ray检查QFN焊锡。

▼这张图片来自网路，使用 X-Ray 检查 QFN 焊锡，疑似焊接不良。

QFN 空焊的可能解决方案

当发现QFN有空焊时应该先澄清是否为零件氧化问题，可以把零件拿去作一下沾锡性实验来作确认，再来要判断是否有固定焊脚空焊的问题，一般接地脚比较容易产生空焊，可以考虑变更电路板的佈线设计，在电路板的线路(trace)上增加热阻(thermal relief)焊垫来减少焊脚大面积直接接地的比率，这样可以延缓热量散失的速度。（所谓「热阻」就是把接地的线路宽度缩小，让热能不要马上传导到接地的大铜箔。）

也可以试着调整炉温(reflow profile)，或将回焊曲线改为马鞍式回流焊曲线(Ramp-Soak-Spike type)让QFN的所有焊垫温度都达到相同温度后再进入回焊区。

参考阅读：回流焊的温度曲线 Reflow Profile

曾经发现有QFN底部中间的接地焊垫上印刷过多锡膏，当零件流过回流焊时造成零件浮起形成空焊的问题，这时候可以考虑将 QFN 底部中间的接地焊垫(EPad)印刷成「田」字型会比整片印刷要来得好，过回流焊时也较不会因为锡膏全部熔融缩成一团而造成零件浮起浮动的情形。

另外电路板的焊垫(soldering pad)上不可以有导通孔(vias)，否则会造成锡量无法控制导致空焊发生。而中间散热接地焊垫上的通孔(vias)也要尽量使用绿漆塞孔，最好可以或是电镀塞孔，如果保留大孔在接地焊垫上将严重影响焊锡量，并可能产生气泡、接地吃锡不足，严重的还可能导至功能不良。

关于QFN中间EPad的焊锡气泡允收率可以参考这一篇文章：BTC及QFN封装中译名称及EPad气泡空洞率允收标准

▼ 使用绿漆(solder mask)塞孔的通孔(vias)。

关于通孔在垫(vias-in-pad)是个「公说公有理，婆说婆有理」的情况，RD希望散热良好，所以埋入许多的通孔，但是通孔却会造成严重的焊锡品质缺失，使用电镀填孔又会增加PCB的制造成本～

延伸阅读：导通孔在垫(Vias-in-pad)的缺点及处理原则

加「氮气」是否可以有效增加 QFN 的良率？个人持保留态度，氮气是可以防止零件氧化，但如果QFN的侧面端点在焊接前已经氧化的，加了氮气是否还能焊得上，就有待观察了，就跟病入膏肓的病人，是否有救命丹可以起死回生类似，况且加氮气还会增加生产成本，还是摆在最后再考虑就好了。

相关阅读：SMT回焊炉加氮气(N2)的优缺点探讨

后记：

为了确保汽车符合安全性及高可靠性的要求，汽车行业要求原始设备制造商(OEM) 必须执行100%的组装后自动视觉检查 (AVI, Automatic Visual Inspection)。

还是要有大咖出来主持正义大家才会重视问题并提出解决对策，鑑于QFN焊锡难以判断问题，近来有些零件商开始提供「侧面可焊式阶梯焊点的QFN封装（wettable flank-plated QFN）」，制造商在QFN侧边焊点做了部份电镀，也就是可以保证QFN侧边焊点至少部份吃锡，也可以方便作业员从侧边就可以判断QFN焊接是否良好，不知道是否有人使用过？效果如何？

(图片来自NXP)

以上是个人对 QFN 的瞭解与看法，如有不同意见、看法，欢迎留言讨论…

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55个回应

Wilson

2022/11/15

Hi 熊大您好
我是热传工程师对于PCB设计不太了解,想询问您thermal pad上电镀填孔要怎么设计才可以满足SMT制程可行性同时兼顾散热能力??请问是否可以给我一些建议或是参考网站供小弟学习，谢谢您

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  2022/11/15
  
  Wilson,
  先看看这两篇文章有无帮助：
  1.BTC及QFN封装中译名称及EPad气泡空洞率允收标准
  2.QFN及BTC散热垫焊接空洞的3个形成原因及5个可能解决方案
  
老马

2020/08/03

请教，SMT贴片过炉后，引脚端及PCB PAD端吃锡都OK，但锡面中间分层导致No Weltting。请问可能是什么问题造成这样的分层呢?

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  2020/08/03
  
  老马,
  你可以参考一下BGA枕头效应(head-in-pillow,HIP)发生的可能原因与机理
  一般都是零件融锡时翘起，过了回焊区后回復原状所造成。
  
Karl

2020/07/29

一般的焊脚应该是「铜」底镀上「镍」，再度「锡」

更正一下:
=> 焊脚底材为铜, 镀层有:
a. 纯锡 => 封装厂电镀
b. 镍钯或镍钯金 => 导线架厂电镀

Shawn Huang

2020/02/23

关于QLN焊接方式,以下是个人经验
工具
工作站 JBC主机(可控温) 升温400度
有铅锡
助焊剂

1.将QLN 侧面(无电镀层)固定四个点后,进行焊接.
2.使用相机(微距拍摄)确认是否焊接点有上锡及短路现象.

Charles

2019/10/09

谢谢熊大的回答，但还是有不明白。

根据同一份IPC-A-610F文件，QFN是BTC(底部端子元件)的一种，为何有两套标准?BTC没有侧边焊接标准，但针对QFN就要焊锡高度25%?
还是我有理解错误，请指点。谢谢您

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  2019/10/09
  
  Charles,
  去找一份IPC-A-610E版本之后的来看看，现在分成BTC及Castellated terminations了，
  QFN该界定为BTC还是Castellated?问问你的客户吧，或者你就是客户，就自己决定啰！重点是功能要确保
  
Charles

2019/10/08

在网上找到一篇文章：SMT技术贴 | 还在纠结QFN晶片侧面不上锡？http://www.yc-esc.com/h-nd-17.html?_ngc=-1

IPC国际标准中针对QFN侧面露铜不做可焊处理的端子不做上锡要求，但是在下文中又提及”城堡形端子的最小填充高度在二级规范达25%”，请问两者是否有冲突？

谢谢

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  2019/10/09
  
  Charles,
  IPC-A-610F的8.3.13讲的是BTC(底部端子元件)，所以没有侧边焊接。
  IPC-A-610F的8.3.13讲的才是Castellated terminations(城堡形端子)，例如QFN，所以侧边焊锡要求25% (Class 2)。
  看来从IPC-A-610E就开始要求25%了。
  
Mike

2019/05/17

你好！很喜欢你的文章。请教一下有规范IC打点要为第1pin的标准资料吗

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  2019/05/19
  
  Mike,
  可以查看IPC-7351，但不是大家都遵守这样的规范。
  
Evan

2019/05/01

熊大，那个有绿漆的元件，在封装业应该称做LGA才对。QFN是用金属导线架的元件。

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  2019/05/01
  
  Evan,
  你可能误会了，有绿漆的图片是PCB的QFN接地焊垫，用绿漆将通孔塞孔。
  你说的LGA应该算是零件，一般大多使用在RF模组上。
  
Anna

2019/01/15

谢谢熊大，喜欢您的文章，对我的帮助很大!!

与您分享这个连结，不知道您看得到吗?

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  2019/01/15
  
  Anna,
  那个是大陆盗版网站。无奈!
  
kumay777

2018/09/06

请问QFN IC 底部若有Epad, 此Epad 大小是否会影响SMT打件,若同样6×6 的IC,是否能同时打4×4与4.5×4.5 Pad IC,SMT打件主要需考量哪一个size? 是否有需要IC元件需control EPad 大小的range要求?

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  2018/09/07
  
  Kumay,
  如果是电源QFN一定有Epad。
  Epad会不会影响SMT打件，一般是不会的。
  QFN不建议Co-layout，否则Epad不可能开得太大，这样会造成散热的效率问题。至于你说的6×6、4.5×4.5、4.0×4.0如果是Epad尺寸，Epad的开孔必须迁就最小的IC，散热效率必须RD认可。如果没有Epad则可能会造成溢锡。
  
John

2017/07/26

熊大您好 :
请问QFN电镀厚度是否会影响SMT ? SMT在入料检验时有相关规范吗 ?

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  2017/08/03
  
  John,
  焊脚的电镀厚度及金属一般会影响SMT，电镀一般是为了达到保护焊脚免于氧化并提供良好的焊习性，如果电镀太薄，就容易出现氧化问题，不过具体要看什么金属镀层，一般的焊脚应该是「铜」底镀上「镍」，再度「锡」。
  
傅廷明

2017/03/13

Hi, 此PCB Layout中间的Pad 2, 3, 6, 7较小；而四角Pad 1, 4, 5, 8面积约为中间Pad的两倍，锡膏涂佈呈L型约1/4 Pad无锡膏，中间接地焊垫锡膏涂成两条状，宽度约同Pad 2、长度略长。PCB Pad面积相对较大是否升/降温、融化/凝固较慢?

另外，锡膏冷却凝固的收缩利能把IC脚向下折吗?
SMT Mounter Pick & Place的动作有机会把IC脚向下折吗?

有办法寄照片给您释疑吗? 谢谢!

傅廷明

2017/03/12

Thanks for quick response. 这次发生问题的是SOP8和QFN8使用相同PCB和钢板。
Reflow完锡和PCB Pad间收缩不是应该降低高度吗?如何顶起和浮高元件?
外侧比元件下的锡膏较早融化而降低高度，故元件被下方尚未融化的锡顶起元件而使外侧的脚OPEN?
PCB Layout为何元件四踋的Pin 1, 4, 5, 8 Pad面积较大?相同锡膏量Pad面积大会较早or晚融化?

- 188金宝搏苹果下载
  
  2017/03/13
  
  傅廷明,
  1. SOP与QFN共用钢板，应该SOP会有问题，因为SOP底下不用吃锡？
  2. 锡膏熔融的状态下就会顶高零件，锡膏太多的话零件还会漂浮。如果锡膏重新凝固时集中在某一处就会单边浮高。
  3. 一般来说，QFN中间的接地的锡膏会比外边焊脚的锡膏较慢融化。
  4. 不是很清楚你的问题关于「PCB Layout为何元件四踋的Pin 1, 4, 5, 8 Pad面积较大?相同锡膏量Pad面积大会较早or晚融化?」，但推测是【Solder Mask Defined】与【Non-Solder Mask Defined】或【Copper Defined】焊垫造成，这个查一下谷歌大神就知道了。建议可以上照片。
  
傅廷明

2017/03/12

“曾经发现有QFN底部中间的接地焊垫上印刷过多锡膏，当零件流过迴流焊时造成零件浮起形成空焊的问题”请教这里所谓零件浮起是因为外侧 Pad reflow后Proile相对较低；还是锡的内聚力造成垄起比原本钢板还厚?钢板厚度相同，过多锡膏是因为钢板开口过大吗? 我碰到一个问题，原本DFN的原件换成SOP8，但共用PCB焊钢板，SMT厂却经常反映Pin 5 or 8 Open。cross Section发线胶体倾斜，接地焊垫的锡经过Reflow后高度降低很少因为Molding Compound不吃锡。此处锡膏和外侧Pad昇、降温若不同步是否会顶起元件?为何PCB Layout外侧1, 4, 5, 8 Pad面积作成几乎两倍中间Pad 2, 3, 6, 7?

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  2017/03/12
  
  傅廷明,
  QFN中间接地的焊垫，一般不建议全面印刷锡膏，通常会印刷成井字形，一方面可以方便气体逃逸，另一方面可以避免锡膏太锅集中，造成QFN本体漂浮旋转或是浮高造成焊脚空焊的问题。
  你的问题也有可能是回焊炉温度曲线调整的不好所造成，如果预热区(pre-heat)与吸热区(Soak)温度不足时，会造成焊脚比QFN中间接地的锡膏先融化，就有机会顶起QFN。
  
Mac

2016/09/08

PCB上要塞的via，塞孔油墨可以on在pad上吗？ (SM Open Size > Via Size)

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  2016/09/08
  
  Mac,
  【塞孔油墨可以on在pad】制程上没有问题，但要看各家RD的胆识，敢不敢这样做。因为会降低接地的接触面积。
  
Martin

2015/10/16

熊大您好:
请问一下，如果要判断QFN零件焊接是否有虚焊/冷焊的情形，
把测试不稳定的板上QFN零件拆下来，
以板上跟零件PAD上的锡量状态做判断合理吗?
这样子判断是否不准确？
有另外寄信提供照片，期待您的建议。

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  2015/10/16
  
  Martin;
  一般来说，QFN的焊锡良否最好可以从侧面的吃锡状况及X-Ray辅助来做第一阶段的判断，不过QFN的侧边经常会氧化造成不易吃锡，如果不能由侧边吃锡来判断时建议就要使用X-Ray来判断其IC下方的锡量是否足够来判断。
  所以，如果客户未做任何的X-Ray确认，就只能检查吹下来的锡量是否足够从旁证明，因为吹下来如果吹得过头，焊锡就会移动，就是破坏现场了，现场破坏后要重建可能就有点难度。
  ICT测试对于虚焊或假焊本来就有盲点，这里有个方法是朋友提供的但还没是记作过，可以考虑在ICT或是FVT测试时用一整支未使用过的铅笔，皮头朝下，距器件约5cm，让其自由下落冲击目标零件三次，来看看是否会发生测试不良。当然测试必须有测试到这颗IC的情况下。
  
John

2014/11/14

不是 . 我指的是一般IC胶体的上方 , 利用模压时把铜片一起压合在胶体上方 . 有这种产品吗 ?

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  2014/11/14
  
  John;
  早期有些功率晶体是这样做，现在好像比较少见了。
  
John

2014/11/14

想请问您有听过或看看树脂封装胶体上再覆盖一片铜片来帮助散热的产品吗?

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  2014/11/14
  
  John;
  不知道你讲的是不是这种散热片。
  
Scott

2014/02/11

版大
感谢你的回答，不过有些问题还是不确定
现在我们的目的是要想办法不要有空气残留里面，对吧
所以我们设计的时后，会挖导通孔
但是我们又不想锡流到导通孔照成锡不足
所以我们设计导通孔的时后
把孔週围画有防焊，让锡流不进孔
以上为我的理解

另外请问防焊加单面就好，是什么意思?
假设我的TOP上了IC，作了以上处理
BOTTOM有没有加防焊，不都没关系了吗?

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  2014/02/11
  
  Scott;
  你的瞭解大致上正确。
  在QFN的接地PAD作vias并覆盖绿漆，目的是不让锡膏流入vias，这个要看vias的孔径大小，孔径小的话或许可以完全覆盖住vias的洞孔表面，但是无法塞住(plug)孔洞，所以如果vias的双面都使用绿漆盖住孔口，就会把空气包覆在vias内，经过reflow时就会有爆孔的风险。如果vias的孔洞够大，绿漆就无法完全覆盖洞口，基本上就不会有爆孔的风险，但是这样就会减少QFN接地PAD的面积，要自己衡量得失。
  再回到vias单面覆盖绿漆的问题，另外一面虽然说不要完全覆盖住孔洞，但是旁边的annual ring还是建议要覆盖绿漆，以避免其他短路的风险，除非有其他特殊需求。
  
Scott

2014/02/10

版主你好
之前我也对QFN的IC感冒一阵子
对于IC底部中间一大片的GND点
在LAYOUT的时后，不知道有这么多眉角要注意
之前我画的时后，是用中间画一片正方形的PAD
再加一些PTH的孔，贯穿到BOTTOM
看了你的文意，得知这样设计不好，我想改进

我看了你的讲解，请问是不是SMT怕有残留空气
所以要挖孔，但是此孔旁边要留防焊层
不知以上我所了解的是否正确??????

另外以下是你文章的最后一段文字
请问不要有导通孔是什么意思
焊垫又是什么呢

另外电路板的焊垫上尽量不要有导通孔(vias)，中间散热接地垫上的通孔(vias)也要尽量塞孔，否则容易影响焊锡量及气泡的产生，严重的还可能导至焊接不良。

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  2014/02/10
  
  Scott;
  难得你有心想要在Layout上改善这样的问题，值得鼓励。
  你的对于SMT残留空气的理解可能有些误会。有先了解为何担心空气残留的问题，因为空气如果被密闭了，加热过程中没有地方宣洩，就会造成爆孔的解果。那什么情况下SMT的空气被密闭？当Vias被锡膏阻塞住把空气包覆在空孔内的时候，那如果通孔只有一边被锡膏堵住，另一边没有，这样是不是就不会爆孔了，是的，只有空气有地方宣洩就不会爆孔。但是这样子锡膏就会从印刷锡膏这一面流到另一面，因为锡膏加热后会变成液态而流经通孔，会造成锡量不足的问题。
  通孔上面加防焊的目的就是不希望锡膏流经通孔，造成锡量不足的问题，而不是怕爆孔。所有就算用防焊加在通孔上，一般只建议加单面，因为加两面就会有密封空气在通孔内发生爆孔的问题。所以我们会要求塞孔，塞孔后就不会有空气残留通孔内的问题，因为没有空间存空气。
  
fan

2013/04/11

QFN 应用在陶瓷基板厚膜上, Reflow 的profile 是否有特殊要求?

- 188金宝搏苹果下载
  
  2013/04/12
  
  fan;
  个人没有「陶瓷基板厚膜」的经验，看看其他人有没有类似经验啰!
  
ewew

2013/04/08

To zhi-yong
先检视一下你的PCB板的板弯问题
从你的描述来看,会出现在中间位置的话应该是PCB过reflow时
PCB变型下沉,你的这个零件是不是也在PCB中间的附近呢??
一般pillow joint只要克服板弯问题(PCB or 零件本身)
就能得到大幅度的改善

zhi-yong

2013/04/08

Hi 熊大，
感谢您的及时回覆，不知如何上传图片给您参阅，说明一下，PCB设计已经留有thermal pad，且出现pillow joint的位置为DRQFN的内pin中间位置，且PCB Pad尺寸比零件焊盘尺寸小15.2%左右。并且钢板的厚度已经到0.08的极限了。另外有没有机会通过调整profile来改善此部分呢？

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  2013/04/08
  
  zhi-yong;
  如果有需要做进一步讨论时，建议可以到本部落格的Facebook粉丝上，如果不想让别人看到也可以使用私讯，也可以上传照片及附档。
  这里有一篇【BGA枕头效应(head-in-pillow)发生的可能原因】或许可以从中找到一些答案。
  
  另外，ewew也给了你一些不错的建议，可以参考。
  
zhi-yong

2013/04/05

Hi 熊大，
感谢您的资料分享，是否有DRQFN的制程不良案列分享？目前在我们生产的产品中DRQFN出现了pillow joint的问题，您觉得和哪些因素有关系？profile，PCB PAD 设计？stencil plate开孔？

- 188金宝搏苹果下载
  
  2013/04/05
  
  Zhi-Yong;
  印象中这种DRQFN有点类似BGA，但只有锡膏印刷，没有锡球。
  如果你有留意BGA的设计，会发现现在新的BGA包装，焊点已经不会设在在四个角落的位置了，这是因为四个角落的焊点经常会容易出现枕头效应的问题，我想告诉你的是枕头效应不见得改变锡膏的印刷，或是PCB的焊垫就可以解决，这个有一大部分跟零件以及PCB的变形有关，另外也要考虑PCB的大片铺铜有没有设计thermal relief 来降低热传导的问题。
  
ewew

2012/12/17

这确定是没有定义的!!可以参考IPC-A-610E 8.3.13
会形成断裂一般来说都是应力造成的情况会比较多
但如果是因为底部锡量太少导致强度不够,轻微的应力就造成断裂的话
应该要先从锡量改善开始着手

Michael

2012/12/17

想请教：
IPC虽然并未规范QFN需侧面吃锡平滑
但是如果QFN侧面确有吃锡，且因锡膏过多导致QFN底部的锡膏与与侧边填积的锡膏之间变成薄脆容易断裂时，针对这种情形，IPC是否有特别规范？

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  2012/12/17
  
  Michael;
  好像没有看过这样的规定，不知道有没有哪位路过的有经验。
  
Allen

2012/09/14

Hi 熊大
目前公司产品用了一颗 SUPPER IO 为 QFP 128 PIN 封装由于在客户的xp 模式下无法进入从外观焊点来看 & 用钢针都无法拨动焊点可是该现象只要重新用烙铁拉焊即可进入 xp 因此目前还无法判定真因要请教下要如何用科学的方式验证焊锡性谢谢

- 188金宝搏苹果下载
  
  2012/09/14
  
  Allen;
  这个问题好像跟前一个回答的问题有点类似？
  一般的IC有时候需要特考虑阻抗对IC的影响，有时候虽然有焊接上，但如果焊点稍有脱落就会造成阻抗升高的问题，而会造成阻抗昇高的可能原因有：
  1. 零件外接触焊接不良
  2. 零件内接触不良(如IC的焊点脱落(Wire bonding))
  3. 电路板的衔接点(因为热涨冷缩可能断裂)
  而这些问题大部分都无法经由放大镜或是X-Ray来检查出来，可能得使用高倍显微镜或有经验的工程师作切片才能得到答案。
  另外有些空焊或是包焊可能无法经由拨动焊脚来确认，建议检查一下每支脚的爬锡状况来确认。可能的话一只脚一只脚点焊，看看能不能找出有问题的脚，再做进一步的分析。
  
Tech

2012/08/24

熊大
IPC-A-610 中BGA X-Ray气泡25%以下, 是如何判定?
整个焊点中气泡直径的25% 还是面积25%?
在规定中并无定义说明,是否有定义的佐证资料.
Tech

fj

2012/06/11

很有见地

jackie

2010/12/23

很感谢你的高见,最近咱的FPC实装板,一直被QFN这类IC 搞得头晕脑涨….问题是空焊和短路
但在様品时没有ICT测点和FUNCTION TEST.
请问该如何解样品阶段的问题
是否真的要100% 作X-RAY?
谢
JACKIE 0915061102

- 188金宝搏苹果下载
  
  2010/12/23
  
  个人意见，首先我不认为一般的X-Ray可以照得出QFN的空焊，如果是短路当然可以用X-Ray。所以要看你的目的为何才决定要不要用X-Ray。一般在样品试作时会没有ICT，但还是可以要求要有测点，除错时可以做量测用途，样品试作时通常会用AOI看大致的焊性，少数的工厂会用飞针，但必须有测点，像QFN这一类的焊性问题通常会使用功能实装测试或是目检，如果旁边没有太高的零件挡住的话，一般有经验的Operator都可以看出QFN的焊性问题。
  
Chris Yeh

2010/11/16

可否请教,一般QFN如何判定銲接不良,是否有X-RAY的标准?

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  2010/11/18
  
  Chris;
  个人认为就是沿用IPC-A-610 的 BGA 标准，X-ray 的判定应该也是按照气泡大小与銲锡好不好来判定。